Спасем FPGA-Systems¶
Сюда будут постепенно переноситься материалы сообщества FPGA-Systems.ru для возможности более широкого доступа к заметкам, подготовленным за все эти годы существования сообщество.
- Tutorials - это не столько обучающие материалы, сколько циклы, в рамках которых авторы преподносят пошаговый путь к освоению той или иной темы.
- Articles - статьи, заметки, переводы
Last updated¶
Разработка IP-блока с помощью инструментов высокоуровнего синтеза, HLS. Часть 1
Published at: 13.07.2026, 20:13
Открыт доступ к демоверсии ускорителя верификации RTL-кода «Вентилятор»
Published at: 20.05.2026, 00:00
oHFM™ FPGA SoM Standard. Enabling Connectivity at 64 Gbps/112 Gbps PAM4 Data Rates
Published at: 19.05.2026, 00:00
Демистификация сбросов, синхронные, асинхронные и другие соображения по проектированию... Часть 1
В статье рассматриваются некоторые аспекты важности правильного планирования и применения сброса
Published at: 19.10.2022, 00:00
Corsair - удобнейший генератор карты регистров, rtl, С хедеров и пр.
Published at: 14.01.2022, 00:00
Часть 1. Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx
Published at: 29.07.2021, 00:00
Методика работы с Си модулями в симуляции стандартными средствами Vivado
Published at: 17.01.2019, 00:00
Vivado reprorts => report_clock_networks
Расширенный комментарий по `report_clock_networks`
Published at: 08.11.2017, 00:00
Vivado reprorts => report_clock_networksVivado reprorts => report_clock_interaction
Расширенный комментарий по `report_clock_interaction`
Published at: 21.10.2017, 00:00
Vivado reprorts => report_clocks
Расширенный комментарий по `report_clocks`
Published at: 20.10.2017, 00:00
Вы здесь впервые? вот что это¶
FPGA-Systems - это сообщество, посвященное тематике ПЛИС, они же FPGA. Сайт существует для аккумулирования полезной информации воедино.
Потенциальным авторам¶
- Fork репозиторий
- создайте папку/md-файл с с вашей заметкой
- закиньте пул-реквест
- в ближайшее время получите фидбек и публикацию материалов
Хэштеги¶
Boolean¶
DDR¶
- Corsair - удобнейший генератор карты регистров, rtl, С хедеров и пр.
- Заметка о проблеме с контроллером памяти LPDDR2 Xilinx 7 Series MIS
DPI¶
HBM¶
HLS¶
IP¶
LED¶
Lichee¶
Microblaze¶
PCB¶
- Artix UltraScale+ AU7P FPGA development platform by Adiuvo
- oHFM™ FPGA SoM Standard. Enabling Connectivity at 64 Gbps/112 Gbps PAM4 Data Rates
PCI¶
RFSoC¶
Simulation¶
SystemVerilog¶
Timings¶
- Статическое в SystemVerilog
- Часть 1. Period Constraint
- Часть 2.1. System Synchronous Input Delay Constraint
- Часть 2.2. System Synchronous Output Delay Constraint
- Часть 3. Source Synchronous Input Delay Constraint
- Часть 4. Source Synchronous Output Delay Constraint.
- Часть 5. False Path Constraint
- Часть 6. Multicycle Path Constraint
UVM¶
VSCode¶
Vivado¶
- Corsair - удобнейший генератор карты регистров, rtl, С хедеров и пр.
- Vivado reprorts => report_clock_networks
- Vivado reprorts => report_clock_networksVivado reprorts => report_clock_interaction
- Vivado reprorts => report_clocks
- Zynq EBAZ4205 часть 1
- Быстрый старт. поднимаем PCIe (xdma)
- Демистификация сбросов, синхронные, асинхронные и другие соображения по проектированию... Часть 1
- Заметка о проблеме с контроллером памяти LPDDR2 Xilinx 7 Series MIS
- Методика работы с Си модулями в симуляции стандартными средствами Vivado
- Разработка IP-блока с помощью инструментов высокоуровнего синтеза, HLS. Часть 1
- Скрипт Net2axis
- Статическое в SystemVerilog
- Стратегии оптимизации HDL-кода и синтезатора нетлиста для FPGA
- ЦОС. О курсе
- Часть 1. Period Constraint
- Часть 1. Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx
- Часть 2.1. System Synchronous Input Delay Constraint
- Часть 2.2. System Synchronous Output Delay Constraint
- Часть 3. Source Synchronous Input Delay Constraint
- Часть 4. Source Synchronous Output Delay Constraint.
- Часть 5. False Path Constraint
- Часть 6. Multicycle Path Constraint
Xilinx¶
- Artix UltraScale+ AU7P FPGA development platform by Adiuvo
- Демистификация сбросов, синхронные, асинхронные и другие соображения по проектированию... Часть 1
- Разработка IP-блока с помощью инструментов высокоуровнего синтеза, HLS. Часть 1
- Стратегии оптимизации HDL-кода и синтезатора нетлиста для FPGA
Zynq7000¶
article¶
- Corsair - удобнейший генератор карты регистров, rtl, С хедеров и пр.
- NaN boxing
- UVM общие сведения и организация методологии
- Быстрый старт. поднимаем PCIe (xdma)
- Вычисление двоичного логарифма итерационным методом на ПЛИС
- Заметка о проблеме с контроллером памяти LPDDR2 Xilinx 7 Series MIS
- Инструкция по настройке ARM Arch Linux RootFS
- Методика работы с Си модулями в симуляции стандартными средствами Vivado
- Минимизация булевых функций на многомерных кубиках
- Псевдо-3D на FPGA в стиле Wolfenstein 3D
- Расширение Solobit CheckMate
- Скрипт Net2axis
- Статическое в SystemVerilog
- Формальная верификация с SymbiYosys
board¶
ethernet¶
formal¶
iWave¶
learning¶
linux¶
math¶
news¶
- Artix UltraScale+ AU7P FPGA development platform by Adiuvo
- oHFM™ FPGA SoM Standard. Enabling Connectivity at 64 Gbps/112 Gbps PAM4 Data Rates
- Открыт доступ к демоверсии ускорителя верификации RTL-кода «Вентилятор»
reports¶
- Vivado reprorts => report_clock_networks
- Vivado reprorts => report_clock_networksVivado reprorts => report_clock_interaction
- Vivado reprorts => report_clocks
resets¶
review¶
timings¶
verification¶
- Открыт доступ к демоверсии ускорителя верификации RTL-кода «Вентилятор»
- Формальная верификация с SymbiYosys